最近好忙。遇到了很多事情，来不及更新。
由于有一些电路模块可能买的是别人家的加密rtl代码。
可能供应商只提供给你时钟结构图。 又由于种种原因导致供应商吧一个异步不需要check的逻辑接到了同一个clock上。这可怎么办。
这是我最近项目遇到的问题。
说说我的心得吧
首先得搞清楚时钟 结构，然后考虑在哪个地方断开可以分开clock 使得异步逻辑分成两个clockdomain
然后在dc uniquify 后用insert_buffer 在你选好的 地方（hier pin 前或者 leaf pin 前）去垫buffer
insert_buffer [get_pins 你选的点] CLK_BUFVX_XXX -new_net_name {xx_eco_add_buffer_net} -new_cell_names {xx_eco_add_bufffer_inst}
然后之后create gen clk 以原来的clock为master 把target pin 设置到 这个buffer上面。
然后把create gen clk和原来的clock 设置异步关系。来解上面的问题
当然只是一个思路。具体问题还得具体分析。