最近做calibre LVS发现一个cell fanout 连接net驱动两个 output port 情况calibre会报告 short.
我其实很困惑。本来就应该连到一起的。这东西。
咨询别人加自己探索明白了。calibre 做LVS 会对你的port 打text 标签， 它看不到你的逻辑连接，然后当发现两个text 连接了同一个wire就报short了。
怎么办在output port 上ecoAddRepeater 垫buffer呗。然后做ecoroute 出现了一些short 。哎，写个脚本解吧
我是这样写的 ，删掉singal short net
然后设置eco route 重新绕线。
然后跑完检查下没有drc了
抽gds pgv 进calibre LVS → 然后就看到了绿色的笑脸。 short也不见了完美。
最后和小伙伴聊，发现这本质就是verilog designer写的问题把一个 cell 输出整了两个port出来
当然这种LVS short 在block看得到。到soc 就看不到了。 原因也很简单我就不解释了