最近比较忙，但是又不得不抽出时间来写点东西，好吧我闲扯两句。关于S1 S8 drc rule
当然关不断的因素有很多。 你的clock 上没有垫occ. 你的rst pin case的值不对等等。这里闲谈一个特殊情况吧，
就是有时候你的S1 其实并不是你的设计问题，你的额rst case值也对， occ 位置也对。然后tessent analyze_drc_rules 就是告诉你 scan ff的clock是x， 你打开网表看来看去也看不出来设计哪里出问题了。
这时候你就要怀疑是不是你的netlist和你的tcd之间存在名字的mismatch导致你的occ等电路不能被识别。导致tessent报告出S1
因为有时候tessent做完电路后进行syn的时候syn的脚本里会rename一些模块，比如给一些module 加个后缀
然后会导致你的netlist和ICL名字不匹配。从而导致上市问题。
解决方案： set_module_matching_options -prefix_pattern_list prefix_pattern_list -suffix_pattern_list suffix_pattern_list -regexp
比如我的syn 会在 原有 module_name_${design_name} 加一段设计名字
那么tessent里run scan就需要 set_module_matching_options -prefix_pattern_list {} -suffix_pattern_list {[0-9]+_design_name} -regexp
这样让ICl和 netlist名字匹配从而你的occ能被tessent识别。
然后第二个闲谈是S8 的。有时候加occ时候尽量把occ 节点设置到module boundary output hier pin 上 ，因为有时候你设置到cell leaf pin 上 ，会导致occ被加到 module 内部，恰好很多时候加occ的那个module正好会被add_noscan_instances 这时候就导致S8 出现。